Le XC7A50T-3FGG484E a été optimisé pour les applications de faible puissance qui nécessitent des émetteurs-récepteurs en série, un DSP élevé et un débit logique. Fournir le coût total du matériau le plus bas pour les applications à haut débit et sensibles aux coûts.
Le XC7A50T-3FGG484E a été optimisé pour les applications de faible puissance qui nécessitent des émetteurs-récepteurs en série, un DSP élevé et un débit logique. Fournir le coût total du matériau le plus bas pour les applications à haut débit et sensibles aux coûts.
Caractéristiques fonctionnelles
Logique FPGA de haute performance avancée basée sur une véritable technologie de table de recherche à 6 entrées, configurable comme mémoire distribuée.
RAM du bloc à double port de 36 Ko avec logique FIFO intégrée pour la mise en mémoire tampon des données sur puce.
La technologie SELECTIO ™ haute performance, prenant en charge les interfaces DDR3 jusqu'à 1866 Mo / s.
Connexion série à grande vitesse, émetteur-récepteur Gigabit intégré, avec des vitesses allant de 600 Mo / s à 6,6 Go / s, puis à 28,05 Go, offrant un mode de faible puissance spécial optimisé pour les interfaces de puce à puce.
L'interface analogique configurable de l'utilisateur intègre un convertisseur analogique analogique 1MSPS à double canal 12 bits et des capteurs thermiques et d'alimentation sur puce.
Pouce de processeur de signal numérique, équipée de 25 multiplicateurs x 18, accumulateur 48 bits et diagramme pré-échelle pour le filtrage haute performance, y compris le filtrage optimisé des coefficients symétriques.
Une puissante puce de gestion d'horloge qui combine des boucles verrouillées en phase et des modules de gestion d'horloge en mode hybride, capables d'atteindre une grande précision et une gigue faible.
Bloc intégré PCIE, adapté à des conceptions de point de terminaison et de port racine jusqu'à X8 Gen3.
Plusieurs options de configuration, y compris la prise en charge du stockage des produits de base, le chiffrement AES 256 bits avec l'authentification HRC / SHA-256 et la détection et la correction SEU intégrées.
